pcb层叠设计基本原则

'PCB层叠设计基本原则http://www.edadoc.com  2003-4-5  一博    编者按：PCB层叠方案需要考虑的因素众多，作为CAD工程师，他往往关注的是尽可能多一些布线层，以达到后期布线的便利，当然，信号质量、EMC问题也是CAD工程师关注的重点；而对于成本工程师而言，他的想法是：能不能再少2层？对于PCB生产商而言：层叠结构是否对称则是其关注重点。一个高明的CAD工程师需要做的是：如何综合考虑各方意见，达到最佳结合点。以下为EDADOC专家根据个人在通讯产品PCB设计的多年经验，所总结出来的层叠设计参考，与大家共享。    PCB层叠设计基本原则    CAD工程师在完成布局（或预布局）后，重点对本板的布线瓶径处进行分析，再结合EDA软件关于布线密度（PIN/RAT）的报告参数、综合本板诸如差分线、敏感信号线、特殊拓扑结构等有特殊布线要求的信号数量、种类确定布线层数；再根据单板的电源、地的种类、分布、有特殊布线需求的信号层数，综合单板的性能指标要求与成本承受能力，确定单板的电源、地的层数以及它们与信号层的相对排布位置。   单板层的排布一般原则：   A）与元件面相邻的层为地平面，提供器件屏蔽层以及为顶层布线提供回流平面；   B）所有信号层尽可能与地平面相邻（确保关键信号层与地平面相邻）；   C）主电源尽可能与其对应地相邻；   D）尽量避免两信号层直接相邻；   E）兼顾层压结构对称。   具体PCB的层的设置时，要对以上原则进行灵活掌握，根据实际单板的需求，确定层的排布，切忌生搬硬套。以下给出常见单板的层排布推荐方案，供大家参考（不限于这些，可根据实际情况衍生多种组合） PCB载流能力计算http://www.edadoc.com  2003-4-5  一博    PCB载流能力的计算一直缺乏权威的技术方法、公式，经验丰富CAD工程师依靠个人经验能作出较准确的判断。但是对于CAD新手，不可谓遇上一道难题。    PCB的载流能力取决与以下因素：线宽、线厚（铜箔厚度）、容许温升。大家都知道，PCB走线越宽，载流能力越大。在此，请告诉我：假设在同等条件下，10MIL的走线能承受1A，那么50MIL的走线能承受多大电流，是5A吗？答案自然是否定的。请看以下来自国际权威机构提供的数据： 线宽的单位是：Inch数据来源：MIL-STD-275 Printed Wiring for Electronic EquipmentPCB中的传输线理论http://www.edadoc.com  2003-4-3  一博PCB板上的信号传输速率越来越高，PCB走线已经表现出传输线的性质.在集总电路中视为短路线的连线上，在同一时刻的不同位置的电流电压已经不同，所以集总参数在这时已经不起作用了，必须采用分布参数传输线理论来处理(注：如果线长度大于信号传输有效长度的1/6(1/4)，那么我们就看做是一个分布式系统）。传输线的模型可以用图1表示：单根传输线模型     如果是理想的无损传输线，这没有G 和 R。 当然这也在现实中不存在的理想状况。所以，我们以下的考虑都是有损传输线。    对于图传输线的性质可以用电报方程来表达,电报方程如下：    dU/dz = ( R + jwL) I         dI/dz   = ( G +jwC) U        电报方程的解为：    通解中的                                              由于R, G 远小于 jwL、jwC， 所以通常所说的阻抗是指：         从通解中可以看到传输线上的任意一点的电压和电流都是入射波和反射波的叠加，传输因此传输线上任意一点的输入阻抗值都是时间、位置、终端匹配的函数，再使用输入阻抗来研究传输线已经失去意义了，所以引入了特征阻抗、行波系数、反射系数的概念描述传输线。    特征阻抗的物理意义就是：入射波的电压和入射波的电流的比值，或反射波的电压和反射波电流的比值。    电磁波在介质的中的传输速度只与介质的介电常数或等效介电常数有关。    根据经验：FR4内层带状线的传输速度为180ps/inch   ，表层微带线的传输速度为140~180ps/inch。    PCB常见的传输线主要有以下几种：    1.1.1 微带线（Microstrip)     式中:    w－－导线宽度 t －－导线厚度 h－－介质厚度    适用范围：    w/h 的比值在0.1~1.0之间；    相对介电常数在1~15之间；    地线宽度大于信号线宽度7倍以上。    1.1.2 嵌入式微带线（Embedded Microstrip)            式中：    w－－导线宽度 t－－导线厚度 h－－介质厚度    适用范围：    w/h 的比值在0.1~1.0之间；    相对介电常数在1~15之间；    地线宽度大于信号线宽度7倍以上。    1.1.3 差分线(Differential Pair)             式中：     w－－导线宽度 t－－导线厚度 h－－介质厚度 s－－导线边缘间距    适用范围：    w/h 的比值在0.1~1.0之间；    相对介电常数在1~15之间；    地线宽度大于信号线宽度7倍以上；    s小于100mil。    1.1.4 标准带状线(Stripline)            式中：    w－－导线宽度   t－－导线厚度 h－－介质厚度    适用范围：    w/h <0.35；    相对介电常数在1~15之间；    地线宽度大于信号线宽度倍以上。    1.1.5 带状差分线(Edeg-coupled Symmetrical Stripline)             式中：    w－－导线宽度   t－－导线厚度 h－－介质厚度 s－－导线边缘间距    适用范围：    w/h <0.35；    相对介电常数在1~15之间；    地线宽度大于信号线宽度7倍以上；    s小于100mil。    1.1.6 不对称差分线(Asymmetric Stripline)            式中：    w－－导线宽度   t－－导线厚度 h、h1－－导线两边到地平面的厚度    适用范围：    相对介电常数在1~15之间    地线宽度大于信号线宽度7倍以上     需要注意的是，以上这些公式只是可以用来近似估算传输线的阻抗，而且当特征阻抗在50欧姆左右时吻合较好（总误差小于5％），但当阻抗值偏离50欧姆较远时，误差就比较大，因此经验公式只能作为一种粗略的估算手段，如果需要精确计算阻抗，可以借助相关的EDA软件。现在的CITS27等阻抗计算工具可以方便的计算出你要求的阻抗。    阻抗控制    阻抗合理的控制是高速设计中的基本条件。    阻抗匹配不但可以消除信号的反射，还可以降低串扰、EMI问题的发生。而阻抗匹配的前提是良好的阻抗控制。    走线类型、介质厚度、线宽、线间距、介质材料等都对阻抗有贡献，需要综合考虑这些影响。要做好阻抗控制首先要了解PCB厂家的板材情况，然后根据PCB的层压结构确定线宽、介质厚度等。可以在设计之前和PCB加工厂家进行沟通。我们提出要求，让厂家根据他们的加工条件给出阻抗控制方案。 关注高速PCB设计http://www.edadoc.com  2003-4-3  一博 摘要：半导体芯片技术飞速发展，Internet深入千家万户，人们对高质量实时处理的要求越来越苛刻，这些都导致高速PCB的应用日益普及。本文探讨高速PCB设计中的有关问题和技术，提供相关的信息帮助设计工程师选择合适的手段和设计技术，确保高速PCB的成功实现。    关键词：EDA；信号完整性；EMI/EMC；阻抗匹配；阻抗控制；设计空间探测    目录    高速PCB设计中的问题    高速PCB设计策略     高速PCB设计方法     选择合适的传输线描述和分析方法    高速PCB设计技术         终端匹配技术（SCRATCHPAD）        阻抗控制技术        设计空间探测技术        关注高速PCB的芯片设计技术        板级、系统级EMC设计技术    建立企业内部的SI部门高速PCB设计中的问题    美国一家著名的影象探测系统制造商的电路板设计师们最近碰到一件奇特的事：一个7年前就已经成功设计、制造并且上市的产品，一直以来都能够非常稳定可靠地工作，而最近从生产线上下线的产品却出现了问题，产品不能正常运行。    这是一个20MHz的系统设计，似乎无需考虑高速设计方面的问题，没有任何的设计修改，采用的元器件型号同原始设计的要求一致。    系统缘何失效？这让设计工程师们觉得十分困惑：没有任何的设计修改，生产制造基于原始设计中一致的电子元器件。唯一的区别是由于今天不断进步的IC制造技术，所以新采购的电子元器件实现了小型化也更加快速。新的器件工艺技术使得新近生产的每一个芯片都成为高速器件，正是这些高速器件应用中的信号完整性问题导致了系统的失效。    随着IC输出开关速度的提高，信号的上升和下降时间迅速缩减，不论信号频率如何，系统都将成为高速系统并且会出现各种各样的信号完整性方面的问题。    高速PCB（印制电路板）方面的问题突出体现为以下的类型：    1) 时序问题总是第一位的，工作频率的提高和信号上午/下降时间的缩短，首先会使设计系统的时序余量缩小甚至出现时序方面的问题。    2) 传输线效应导致的信号震荡、过冲和下冲都会对设计系统的故障容限、噪声容限以及单调性造成很大的威胁。    3) 信号沿时间下降到1ns以后，信号之间的串扰就成为很重要的一个问题。    4) 当信号沿的时间接近0.5ns时电源系统的稳定性问题和电磁干扰（EMI）问题也变得十分关键。高速PCB设计策略     目前高速PCB的设计在通信、计算机、图形图像处理等领域应用广泛。而在这些领域工程师们用的高速PCB设计策略也不一样。    在电信领域，设计非常复杂，在数据、语音和图像的传输应用中传输速度已经远远高于500Mbps，在通信领域人们追求的是更快地推出更高性能的产品，而成本并不是第一位的。他们会使用更多的板层、足够的电源层和地层、在任何可能出现高速问题的信号线上都会使用分立元器件来实现匹配。他们有SI（信号完整性）和EMC（电磁兼容）专家来进行布线前的仿真和分析，每一个设计工程师都遵循企业内部严格的设计规定。所以通信领域的设计工程师通常采用这种过度设计的高速PCB设计策略。    家用计算机领域的主板设计是另一个极端，成本和实效性高于一切，设计师们总是采用最快、最好、最高性能的CPU芯片、存储器技术和图形处理模块来组成日益复杂的计算机。而家用计算机主板通常都是4层板，一些高速PCB设计技术很难应用到这一领域，所以家用计算机领域的工程师通常都采用过度研究的方法来设计高速PCB板，他们要充分研究设计的具体情况解决那些真正存在的高速电路问题。    而通常的高速PCB设计情况可能又不一样。高速PCB中关键元器件（CPU、DSP、FPGA、行业专用芯片等）厂商会提供有关芯片的设计资料，这些设计资料通常以参考设计和设计指南的方式给出。然而这里存在两个问题：首先器件厂商对于信号完整性的了解和应用也存在一个过程，而系统设计工程师总是希望在第一时间使用最新型的高性能芯片，这样器件厂商给出的设计指南可能并不成熟。所以有的器件厂商不同时期会给出多个版本的设计指南。其次，器件厂商给出的设计约束条件通常都是非常苛刻的，对设计工程师来说要满足所有的设计规则可能非常困难。而在缺乏仿真分析工具和对这些约束规则的背景不了解的情况下，满足所有的约束条件就是唯一的高速PCB设计手段，这样的设计策略通常称之为过度约束。    有文章提到，一个背板设计采用表面贴装的电阻来实现终端匹配。电路板上使用了200多个这样的匹配电阻。试想如果要设计10个原型样板通过改变这200个电阻确保最佳的终端匹配效果，这将是巨大的工作量。而在此设计中没有任何一个电阻值的改变得益于SI软件的分析结果，这的确令人吃惊。所以需要在原有的设计流程中加入高速PCB的设计仿真和分析，使之成为完整的产品设计和开发中一个不可或缺的部分。高速PCB设计方法    高速PCB的设计要求全员参与，设计仿真和分析要贯穿产品的设计过程：系统设计工程师在考虑系统的体系结构、模块划分地要充分考虑信号的噪声容限、时序余量、EMC以及电源等诸多高速PCB和系统方面的问题；电路设计工程师可以考察和优化元器件选择、拓扑结构、匹配方案、匹配元器件的值，并最终开发出确保信号完整性的PCB布局布线规则；FPGA和ASIC设计工程师也必须将芯片同高速系统进行统一的考虑，它们不再独立工作；PCB工程师依据设计规则完成PCB的布局和布线；SI工程师主要负责板级和系统级的分析和验证，以及单板的EMC分析和地弹分析。甚至元器件采购部门也应将元器件模型的获取提到议事日程上来。    目前有许多EDA工具支持高速PCB的设计和分析。    首先是布局布线后的分析和验证，这是一个必不可少的过程，应该选择高性能的“Sign-Off”仿真工具确保PCB的质量。    其次是高速PCB的设计和前期的规划探测工具，设计工程师应该主要集中在这一阶段，借助这些工具来分析可行的高速解决方案并且以设计约束的方式传递给PCB设计工程师。未来的高速硬件设计中逻辑功能设计方面的开销要越来越小，而开发设计规则等高速设计方面的开销将达到80%甚至更高。    EMC的设计目前主要采用设计规则检查的方式，很重要的一点就是企业必须逐步建立和日益完善适合企业特定领域产品的设计规范，形成一整套的EMC设计规则集，这些在国外的大公司非常普及，如三星和SONY。这些规则由人或者由EDA软件来检查核对。选择合适的传输线描述和分析方法    元器件和传输线的建模以及传输线分析方法成为高速设计和分析工具最关键的因素。元器件模型通常包括IBIS 模型和SPICE模型，IBIS模型容易得到但是可能存在精确性甚至正确性方面的问题，而SPICE模型非常精确但是不容易得到。所以要区别对待，通常高速接插件和自己设计的ASIC芯片SPICE模型可能更有效，而器件厂商处通常仅提供IBIS模型，应有专门的SI工程师对获得的模型进行验证和确认，方可在企业内部发布和使用。    关于传输线的分析，通常主要考虑信号沿传输线传播时反射波信号对它的影响，一般有两种方法：一种是使用传统的电压/电流比（U/I）模式来描述，另一种是用前向波/反向波（Forward/Reverse）模式来描述。无论采用哪一种方式，都能得到同样的结论。但是，用何种表达式，将会影响最终结论的效果。    （a) 电压/电流比（U/I）模式表示的是沿传输线流过的电流，以及在各点上电压的情况。    （b) 前向波/后向波模式表示前向电磁波沿传输线传播时在各点的强度，以及反向电磁波沿传输线传播时在各点的强度。    当我们考虑传输线输入阻抗时，U/I模式更适合，从公式中，我们可以直接得到在传输线输入端的电压/电流比（即输入阻扰）。当我们考虑快速信号在传输线上传播的影响时，Forward/Reverse模式更合适一些，在第一时间，电磁波到达传输线终端之前，我们只计算前向波（不考虑反向波），这样可以简化计算。无论使用哪种方法，都可以得到正确的结果。高速PCB设计技术    以下介绍常用的高速PCB设计技术：    终端匹配技术（SCRATCHPAD）    终端匹配技术是最简单而且有效的高速PCB设计技术，合理的使用终端匹配技术可以有效降低信号反射和信号振荡，从而极大地提高信号的时序余量和噪声余量，因而改善产品的故障容限。单端信号的终端匹配技术通常包括：驱动端串行连接的终端匹配技术，接收端并行连接的终端匹配技术，戴维南终端匹配技术、AC终端匹配技术、二极管终端匹配技术等。而更高性能的信号驱动技术的使用对于终端匹配技术也提出了更高的要求，比如：LVDS（低电压差分信号）器件就要求差分信号线在满足单线阻抗匹配的情况下，还要满足差分阻抗的匹配，这甚至比单线阻抗的匹配更重要。    终端匹配方式和元器件的值也要和电路芯片的驱动能力和功耗结合起来考虑。比如接受端下拉到地的匹配电阻的值就必须考虑IOH和VOH的值，也就是说必须考虑驱动器的负载能力，而不能一味地考虑阻抗的匹配。再比如，当网络上信号的占空比大于50%时，匹配电阻应该上拉到电源，而当网络上的信号占空比小于或等于50%时，匹配电阻应该下拉到地。    Innoveda公司的Scratchpad（如图1）是一个高速电路互连设计规划和设计空间探测工具Scratchpad可以综合考虑电路网络的方方面面来评估不同的终端匹配技术，对于每一类型的终端匹配技术还可以对匹配元器件的值进行扫描分析，得到一组曲线，设计工程师可以从中挑选符合要求最合适的元器件值，同时Scratchpad也对所有的匹配方案进行打分，设计工程师可以很省事地挑选最高分的匹配方案，而这通常也就是设计网络最佳的匹配方案。     阻抗控制技术    所以阻抗控制技术在高速PCB设计中显得尤其重要。阻抗控制技术包括两个含义：①阻抗控制的PCB信号线是指沿高速PCB信号线各处阻抗连续，也就是说同一个网络上阻抗是一个常数。②阻抗控制的PCB板是指PCB板上所有网络的阻抗都控制在一定的范围以内如20~75W。    设计工程师需要用到传输线理论或者借助EDA工具来实现阻抗控制。而PCB加工厂商则要依靠先进的工艺和高性能的仪器和测试技术来保证阻抗控制技术的精确性。所以PCB厂商可能需要通过改变设计中的尺寸和间距来实现阻抗控制。    分析和测量是阻抗控制技术中很重要的一环，光板测试尤其重要而且精确。所以PCB设计工程师必须在设计中制定关键信号线的阻抗以及允许的误差，并且密切协调PCB加工厂商的工作确保符合所有的设计规范。    阻抗控制的PCB信号技术有很多种：嵌入式微带线、非对称带状线、对称带状线、边缘耦合带涂层的微带线、边缘耦合非对称待转线、垂射耦合的带状线等。    所以从电路和PCB设计工程师的角度来说，要根据系统设计要求严格计算阻抗控制信号线的几何尺寸，并且将这些关键的阻抗控制信号线的阻抗和误差的要求明确以文档的方式递交给PCB加工厂商，并且要求PCB加工厂商递交实现和加工测试的详细报告。对于设计工程师的特定要求，PCB加工厂商通常采取在PCB设计拼板的外围加上测试卡棒条依据加工工艺运用先进的测试技术来高速关键信号线的几何尺寸和间距。    设计空间探测技术    设计空间探测是应用广泛的高速设计和规划技术。在设计的早期阶段比如系统设计阶段、原理图设计阶段或者是PCB布线前阶段可以使用EDA工具来考察关键网络的匹配方式、匹配元器件值、拓扑结构、布线长度、材料、板层结构等对信号完整性的影响。并且通过多参数的扫描分析，可以得到符合高速设计信号规范的设计空间。    关注高速PCB的芯片设计技术    在芯片设计中同样需要关注高速PCB的设计和分析。    高性能的FPGA芯片需要考虑以下与高速PCB有关的因素：①恰当地运用引脚的可重定位特性，限制高速PCB传输线的长度，从而达到控制延时和改善信号质量的目的。②编程引脚的驱动能力，确保驱动能力不要太强。③ 编程引脚的信号变化速率，在满足时序等方面确保信号沿的跳变不要太快。④编程引脚的工艺技术，如LVTTL、LVCMOS、LVDS、GTL、GTL+等，这样可以减少高速PCB元器件的使用。    ASIC芯片的设计同样也要关注高速PCB设计方面的情况，突出体现为根据高速PCB板的要求来选择ASIC芯片的I/O缓冲器以及芯片的封装工艺和技术，SI工程师根据ASIC加工厂商提供的I/O缓冲器模型以及封装厂商提供的封装模型，将ASIC芯片放在高速PCB中进行仿真分析，从中选择符合ASIC功能要求、高速PCB性能要求、成本和成品率等综合因素的解决方案。    板级、系统级EMC设计技术    目前可行的EMC设计技术包括EMC专家系统和EMC设计规则。企业内部建立一整套可行的EMC设计规则，这些规则可能是以文档检查列表的方式给出，再由工程师却仔细检查设计的电路图，或者PCB版图确保没有任何的规则违反。也有可能将这些设计规则编程到EMC专家系统中，由EDA工具来自动检查。    以下是几个这样的设计规则实例：    关于平面层尺寸的规则 电源层四周应该比地层缩进20倍两个平面层之间距离的尺寸，确保设计系统更好的EMC性能。    关于平面分割的规则 地平面不要分割，高速信号线如果要跨电源平面分割，应该紧靠信号线放置几个低阻抗的桥接电容。    关于匹配元器件位置的规则 源端匹配器件应该尽量靠近驱动器。末端匹配器件应该尽量接收端。如果网络不是简单的菊花链，那么匹配元器件的位置和匹配值应该是由SI工具分析确定。建立企业内部的SI部门    信号完整性部门的设立可大可小，依具体情况而定。最小的规模可能是设计小组中的一个工程师来动作信号完整性设计和分析。也有的大公司SI部门的工程师可能多达100人。通常认为SI部门应该具备三种职能：①SI部门应该有专门的SI软件高手，负责SI工具的日常维护、SI工具与设计方法和设计流程的集成以及培训新人。这些SI软件高手必须熟悉设计和布局布线过程使用的所有工具，并且是企业内部使用的SI分析和设计工具的专家。②SI部门应该有专人来支持仿真分析过程中使用的库文件，包括同器件厂商的沟通、从别的渠道收集、整理、验证、归档和发布元器件仿真库。③SI部门还应该有专门的高速PCB设计专家。一旦设计工程师遇到SI的问题，这些专家就应该立即帮助他们找到可行的解决方案。这些设计专家最好有模拟电路、RF电路、微波电路和电磁场方面的背景。    总之，高速PCB的设计是今天系统设计领域面临的严肃挑战，无论是设计方法、设计工具、还是设计队伍的构成以及工程师的设计思路，都需要积极认真地去应对。参考文献：    1. High-Speed Digital Design:A Handbook of Black Magic. Howard W.Johnson and Martin Graham. Prentice Hall,1993:ISBN 0-13-395724-1    2. Termination techniques for high-speed buses.Karthik Ethirajan and John Nemec,PhD, Califonia Micro Devices    3. Innoveda公司ePD2.0高速电路互连规划与设计空间探测工具Scratchpad使用手册PCB和电子产品设计http://www.edadoc.com  2003-4-2  一博 在电子设计中，PCB是我们设计内容的物理载体，所有我们设计意图的最终实现就是通过PCB板来表现的。这样PCB设计在任何项目中是不可缺少的一个环节。    但在以前的设计中，由于频率很低，密度很小，器件的管教间的间距很大，PCB设计的工作是以连通为目的的，没有任何其他功能和性能的挑战。所以在很长的一段时间里，PCB设计在整个项目中的地位是很低的。通常是由硬件逻辑连接设计人员来进行PCB的物理连接的。目前在有的一些小产品上还是这样的开发模式。    随着电子、通信技术的飞速发展，今天的PCB设计面临的已经是与以往截然不同的、全新的挑战。主要表现在以下几个方面：    1、信号边缘速率越来越快，片内和片外时钟速率越来越高，现在的时钟频率不再是过去的几兆了，上百兆上千兆的时钟在单板上越来越普遍。由于芯片工艺的飞速发展，信号的边沿速率也是越来越快，目前信号的上升沿都在1ns左右。这样就会导致系统和板级SI、EMC问题更加突出；     2、电路的集成规模越来越大，I/O数越来越多，使得单板互连密度不断加大；由于功能的越来越强大，电路的集成度越来越高。芯片的加工工艺水平也越来越高。过去的DIP封装在现在的单板上几乎销声匿迹了，小间距的BGA、QFP成为芯片的主流封装。这样使得PCB设计的密度也就随之加大。    3、产品研发以及推向市场的时间不断减少，使得我们必须面临一次性设计成功的严峻挑战；时间就是成本，时间就是金钱。在电子产品这样更新换代特别快的领域，产品面世早一天，他的利润机会窗就会大很多。    4、由于PCB是产品实现的物理载体。在高速电路中，PCB质量的好坏之间关系到产品的功能和性能。同样的器件和连接，不同的PCB载体,他们的结果是不同的。    所以，现在设计的流程已经在慢慢的转变了。以前设计中逻辑功能的设计往往占了硬件开发设计的80％以上，但现在这个比例一直在下降，在目前硬件设计中逻辑功能设计方面的只占到50％，有关PCB设计部分则也占据了50％的时间。专家预计在将来的设计中，硬件的逻辑功能开销要越来越小，而开发设计规则等高速PCB设计方面的开销将达到80%甚至更高。    所有的这些只是说明，PCB设计将是现在和未来设计中的重点，也是难点。通常，我们的PCB设计中主要关注以下几点：    1、 功能的实现    2、 性能的稳定    3、 加工的简易    4、 单板的美观     功能的实现是我们PCB的第一步。在过去的设计中由于信号边沿的速率和时钟频率比较低，只要逻辑的连接没有错误，物理连接的好坏不会影响到使用的性能。但这样的观点在现在的设计中是不使用的。有一个例子可以很好的表明这一点：    美国一家著名的影象探测系统制造商的电路板设计师们最近碰到一件奇特的事：一个7年前就已经成功设计、制造并且上市的产品，一直以来都能够非常稳定可靠地工作，而最近从生产线上下线的产品却出现了问题，产品不能正常运行。    所以，逻辑的真确连接也不能使功能真确实现。物理连接的好坏也是功能实现的主要条件。性能的保证就靠PCB的设计了，这个观点大家都有体会。同样的逻辑连接，同样的器件，不同的PCB他们的性能测试结果就不同。好的设计不光产品稳定性高，而且可以通过各种要求苛刻的测试。但不理想的设计就不可能达到这样的效果。在一些低端产品中，很多厂家使用的芯片组是相同的，逻辑连接也是相似的。唯一的不同就是各自的PCB设计水平的高低，产品的差异性主要就是体现在PCB的设计上了。    加工的简易程度也是PCB设计好坏的一个重要指标。好的PCB设计是方便加工，维护，测试、制造的。PCB的好坏不仅和PCB加工厂家，SMT厂家的生产效率有关，还和我们测试、调试方便息息相关。美观大方也是PCB设计的一个要素。整体的美观和大气，使人看到就觉得舒服。PCB也是一件工艺品。好的PCB会让人驻足留恋的。    PCB设计是一门综合性的学科，是质量、成本、时间等多方面相互协调的产物。在PCB设计中没有最好，只有更好。总之，高速PCB的设计是今天系统设计领域面临的严肃挑战，无论是设计方法、设计工具、还是设计队伍的构成以及工程师的设计思路，都需要积极认真地去应对。LVDS信号的PCB设计http://www.edadoc.com  2003-4-5  一博    1、LVDS信号的工作原理和特点    对于高速电路，尤其是高速数据总线，常用的器件一般有：ECL、BTL、GTL和GTL＋等。这些器件的工艺成熟，应用也较为广泛，但都存在一个共同的弱点，即功耗大。新兴的CMOS工艺的低电压差分信号器件（即Low Voltage Differencial Signal 简称LVDS ）给了我们另一种选择。可以说LVDS器件为高速低功耗电路设计提供了新的选择，得到广大硬件工程师的钟爱。    LVDS器件的工作原理如下：                           其中发送端是一个为3.5mA的电流源，产生的3.5mA的电流通过差分线的其中一路到接收端。由于接收端对于直流表现为高阻，电流通过接收端的100欧姆的匹配电阻产生350mA的电压，同时电流经过差分线的另一条流回发送端。当发送端进行状态变化时它通过改变流经100欧姆电阻的电流的方向产生有效的"0"和"1"态。    LVDS的特点是电流驱动模式，低电压摆幅350mV可以提供更高的信号传输率，使用差分传输的方式可以使信号的噪声和EMI都减少：LVDS有以下主要特点：   A、低的输出电压摆幅(350mV)   B、 低的信号边缘变化率, dV/dt 0.350V/0.5ns = 0.7V/ns   C、差分特征是磁干扰相互抵销，消除共模噪声，减少EMI。    2、LVDS信号在PCB上的要求     1)只要有LVDS信号的板最少都要有四层。LVDS信号布在与地平面相邻的布线层。例如，对于四层板而言，通常可以按以下进行层排布；LVDS信号层、地层、电源层、其他信号层。    2)对于LVDS信号，必须进行阻抗控制（通常将差分阻抗控制在100欧姆）。对于不能控制阻抗的PCB布线必须小于500MIL。这样的情况主要表现在连接器上，所以在布局时要注意将LVDS器件放在靠近连接器处，让信号从器件出来后就经过连接器到达另一单板。同样，让接收端也靠近连接器，这样就可以保证板上的噪声不会或很少耦合到差分线上。    3)对LVDS信号和其它信号比如TTL信号，最好使用不同的走线层，如果因为设计限制必须使用同一层走线，LVDS和TTL的距离应该足够远，至少应该大于3~5倍差分线间距。    4)对收发器的电源和地进行滤波处理，滤波电容的位置应该尽量靠近电源和地管脚，滤波电容的值可以参照器件手册。    5)对电源和地管脚与参考平面的连接应该使用短和粗的连线连接。同时使用多点连接。    6)保证信号的回流路径最短，同时没有相互间的干扰。    7)对走线方式的选择没有限制，微带线和带状线均可，但是必须注意有良好的参考平面。对不同差分线之间的间距要求间隔不能太小，至少应该大于3~5倍差分线间距。    8)对于点到点的拓扑，走线的阻抗通常控制在100欧，但匹配电阻可以根据实际的情况进行调整。电阻的精度最好是1％－2％。因为根据经验，10％的阻抗不匹配就会产生5％的反射。    9)对接收端的匹配电阻到接收管脚的距离要尽量的靠近，一般应小于7mm，最大不能超过12mm。    由此可见：在PCB设计上，我们主要关心的是阻抗的控制和线长。阻抗的计算可以通过相关阻抗计算软件算出。在某些大型的PCB设计工具中也内嵌了阻抗计算模块（如CADENCE的ALLEGRO）。    保持差分线的等长也是设计的重点，特别是经过连接器的LVDS信号，我们不仅要考虑互联单板的线长，更要关心连接器的信号排布对线长的影响。SKEW是和线长成比例的。    LVDS器件由于它的低功耗，在现在注重环保的大环境下的使用是越来越广泛。对于它的设计经验还望大家去探索挖掘。 '